當(dāng)今大多數(shù)的儀器透過將封閉式FPGA與固定韌體相結(jié)合的方式來實現(xiàn)儀器的各種功能。如果您看過一個拆解后的示波器，應(yīng)該看到裡面的FPGA了。FPGA能提高測試儀器的處理能力，而且如果您會使用儀器中的開放式FPGA，就可以自行編寫儀器的測試功能。

　　儀器廠商很早就掌握了FPGA的優(yōu)勢，而且也利用其獨特的處理能力來建置儀器的各種特性：在示波器上進(jìn)行預(yù)觸發(fā)擷取;在向量訊號分析儀(VSA)上以訊號處理產(chǎn)生I和Q數(shù)據(jù);以及即時為高速數(shù)位儀器建置圖形產(chǎn)生和向量的比較。

　　測試設(shè)備製造商正致力于協(xié)助用戶更有效地利用FPGA，從而為更多的特定應(yīng)用實現(xiàn)最佳化。FPGA具有確定且即時的處理、真正的平行執(zhí)行、可重配置與低延遲等關(guān)鍵特性，使其特別適用于測試應(yīng)用。

　　此外，利用開放式FPGA可達(dá)到以前無法實現(xiàn)的哪些功能呢?為了說明這些可能性，以下介紹一些利用開放式FPGA的常見測試應(yīng)用。

　　加速測試系統(tǒng)

　　在量產(chǎn)產(chǎn)線的終端生產(chǎn)測試中，測試時間分秒必爭。當(dāng)生產(chǎn)線的測試速率與生產(chǎn)速率可相互配合，生產(chǎn)效率達(dá)到最大。如果無法配合，則必須採用創(chuàng)新的技術(shù)來縮短測試時間。傳統(tǒng)的方法透過乙太網(wǎng)路、USB或GPIB將獨立的桌上型儀器連接到PC主機(jī)。由于待測物(DUT)透過不同的數(shù)據(jù)匯流排分別進(jìn)行控制、測量和處理，因而所需要的測試時間相對較長。另一種方法是使用開放式FPGA來加速該過程，如圖1所示。

圖1：在測試儀器中，開放式FPGA可實現(xiàn)觸發(fā)和后處理等功能

　　FPGA并未利用外部通訊匯流排，而是使用PXIe等高速匯流排來連接儀器，并透過其配置埠(如I2C、SPI或其他控制匯流排)連接到DUT。在此類應(yīng)用中，F(xiàn)PGA可控制DUT、觸發(fā)其他儀器開始擷取採樣數(shù)據(jù)，甚至對這些採樣數(shù)據(jù)進(jìn)行處理，將其轉(zhuǎn)換成對主機(jī)有意義的結(jié)果。

　　低延遲是能夠加速此類應(yīng)用執(zhí)行速度的一個關(guān)鍵因素。FPGA本身并不具有作業(yè)系統(tǒng)，它是在具有高速時脈速率的硬體上實現(xiàn)所有邏輯。這意味著一個響應(yīng)可能需要一個時脈週期來進(jìn)行擷取、一個時脈週期來進(jìn)行處理以及一個時脈週期來做出響應(yīng)。如果時脈速率為200MHz(時脈週期為4ns)，則一個完整的響應(yīng)需要12ns。由于FPGA的確定性特性，這種響應(yīng)并不是一次性的，而是每一次都是12ns。因此，F(xiàn)PGA就可以省去與主機(jī)相關(guān)的延遲，而且能以最小化主機(jī)處理的非確定性延遲。

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　　協(xié)議感知

　　并不是所有的數(shù)位和MEMS元件都能針對已知的結(jié)果向量進(jìn)行測試。例如，為PDM(脈衝密度麥克風(fēng))提供一個激勵訊號，由于PDM的類比特性，每次測試得到的位元串流都不一樣。為了取得此類DUT相關(guān)的有意義結(jié)果，首先必須根據(jù)相應(yīng)協(xié)議解碼數(shù)位串流，之后再比較結(jié)果。使用開放式FPGA，可針對測試系統(tǒng)進(jìn)行配置，在FPGA上執(zhí)行PDM協(xié)議，而不是將其傳輸?shù)紺PU上進(jìn)行解讀。從更廣泛的角度來說，您可以今天對FPGA進(jìn)行配置來執(zhí)行PDM協(xié)議，明天也對同一個FPGA進(jìn)行重新配置來執(zhí)行其他協(xié)議，以測試數(shù)位溫度感測器、加速度計或MEMS元件。

　　在圖2中，協(xié)議并不是在CPU上執(zhí)行，而是在FPGA上。正因為如此，該測試系統(tǒng)可支援快速握手協(xié)議，適應(yīng)精確等待週期等協(xié)議行為，并根據(jù)該通訊做出決策。這種方法不僅可接收來自DUT的更高層級數(shù)據(jù)，如PDM麥克風(fēng)解碼后的類比數(shù)據(jù)，而且也可以讓您使用更高層級的命令來編寫測試腳本。

圖2：FPGA適用于處理協(xié)議，使其感知匯流排所使用的協(xié)議。

　　閉環(huán)測試：功率放大器

　　在無線通訊系統(tǒng)中，功率放大器(PA) IC可在將訊號發(fā)送至天線之前增加訊號的強度。PA通常在一個特定的輸出功率下具有特定的性能。因此，當(dāng)PA在特定輸出功率電平下執(zhí)行時，有必要對PA進(jìn)行測試。但是，我們通常只是粗略地知道放大器的增益(例如±3分貝)，而且放大器的增益在設(shè)備執(zhí)行範(fàn)圍內(nèi)是非線性的。越接近最大輸出功率，增益越低。因此，在進(jìn)行任何性能測量之前必須「調(diào)整」放大器的輸出。輸出調(diào)整通常稱為功率調(diào)整或功率伺服。其基本塬理是調(diào)整放大器的輸入功率直至測量得到正確的輸出功率。

　　用于測量PA的傳統(tǒng)測試裝置如圖3所示。向量訊號產(chǎn)生器(VSG)產(chǎn)生一個激勵波形至DUT。功率計可確保DUT輸出的是正確的功率電平。最后，VSA測量DUT的性能──如誤差向量幅度(EVM)或鄰?fù)ǖ拦β?ACP)。這些測量是在各種中心頻率和功率電平下進(jìn)行的。

圖3：用于測量PA輸出的傳統(tǒng)測試配置包含一個VSG、VSA和功率計。

　　PA的輸出功率必須根據(jù)每個所需的中心頻率和功率電平進(jìn)行調(diào)整。在調(diào)整過程中可以遵循以下步驟：(1)根據(jù)DUT的估算增益，選擇一個起始VSG功率電平;(2)設(shè)置VSG功率電平;(3)等待VSG穩(wěn)定;(4)等待DUT穩(wěn)定;(5)使用功率計進(jìn)行測量;(6)如果功率在量程內(nèi)，則煺出。否則運算新的VSG功率電平，并返回步驟2。

　　調(diào)整所需的時間取決于DUT的類型、所需的精密度以及所使用的儀器類型，通常為幾百毫秒到幾秒。調(diào)整完成后，使用VSA進(jìn)行性能測量。

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　　圖4顯示的是一個DUT在調(diào)整過程中的輸出，該設(shè)備採用傳統(tǒng)方法來獲得28dBm的平均輸出功率。如果PA的增益呈線性且匹配數(shù)據(jù)表中規(guī)定的標(biāo)準(zhǔn)增益，則VSG產(chǎn)生的第一個點會輸出28dBm的功率。相反地，放大器的輸出只有26.5dBm，說明PA規(guī)定的標(biāo)準(zhǔn)增益并不準(zhǔn)確。因此，需要對VSG輸出功率進(jìn)行調(diào)整，同時VSA擷取另一個點。此時的平均功率為27.6dBm，這顯示了放大器處于增益壓縮狀態(tài)?？傮w上，該方法需要七個步驟以及大約150毫秒的時間才能使放大器的輸出達(dá)到所需的等級。在這個例子中，每個步驟的DUT穩(wěn)定時間為10ms。但是，穩(wěn)定時間根據(jù)每個DUT而有所不同，從而大幅影響整體的調(diào)整時間。

圖4：調(diào)整PA輸出的傳統(tǒng)方法顯示功率電平逐步增加。

　　VST(向量訊號收發(fā)儀)結(jié)合了VSG、VSA和FPGA。這一組合使用戶可將功率調(diào)整演算法的執(zhí)行轉(zhuǎn)移到硬體上。在圖5中，雖然沒有功率計，但也可以執(zhí)行一個系統(tǒng)校準(zhǔn)步驟，在VSA上獲得與功率計相同的精確度。

圖5：向量訊號收發(fā)器結(jié)合訊號產(chǎn)生器、訊號分析儀和FPGA。

　　與在主機(jī)上執(zhí)行控制循環(huán)相較，透過使用開放式FPGA，并在FPGA上執(zhí)行控制循環(huán)，調(diào)整DUT輸出功率所需的時間將大幅縮短。對于本例中的DUT，功率調(diào)整只需大約5毫秒，而採用傳統(tǒng)方法則需要150毫秒。請注意，基于硬體的方法比傳統(tǒng)方法多一個步驟。但是，調(diào)整所需的總體時間卻少得多。與圖4相較，在圖6中，前面幾個步驟執(zhí)行的速度非?？?縮短了平均時間)，之后隨著調(diào)整循環(huán)的收斂，各點之間的間距不斷增大。

圖6：與傳統(tǒng)方法相較，基于硬體的調(diào)整可使功率電平上升的時間大幅縮短。

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　　訊號處理

　　用戶可程式FPGA最典型的應(yīng)用之一是減少儀器上必須發(fā)送回主機(jī)進(jìn)行處理的數(shù)據(jù)量，因而將通訊匯流排釋放出來進(jìn)行其他數(shù)據(jù)傳輸，同時降低CPU的負(fù)載。常見的方法包括對擷取的數(shù)據(jù)集進(jìn)行復(fù)雜觸發(fā)、濾波、峰值檢測或者執(zhí)行快速傅立葉變換(FFT)。

　　例如，在圖7所示的應(yīng)用中，有四個DUT需要平行進(jìn)行測試。ADC將採樣數(shù)據(jù)傳送至FPGA，但當(dāng)收到一個自定義觸發(fā)才會開始採集數(shù)據(jù)。在擷取數(shù)據(jù)時，F(xiàn)PGA會對測量結(jié)果進(jìn)行即時平均，然后將運算結(jié)果序列化到記錄中。接著，對記錄的數(shù)據(jù)進(jìn)行FFT，然后開始測量SFDR(無雜散動態(tài)範(fàn)圍)、SNR(訊息雜訊比)和訊息雜訊失真比(SINAD)。這些結(jié)果僅僅是來自ADC的輸入訊號的一小部份數(shù)據(jù)，透過DMA FIFO機(jī)制傳輸至主機(jī)。

圖7：開放式FPGA可讓您採集數(shù)據(jù)、對訊號取平均值以去噪、將平行數(shù)據(jù)轉(zhuǎn)化為串列數(shù)據(jù)，并應(yīng)用數(shù)學(xué)運算、FFT和濾波。

　　PA的輸出功率調(diào)整步驟類似于傳統(tǒng)方法步驟，不同的是調(diào)整循環(huán)是在開放式FPGA內(nèi)部執(zhí)行。在FPGA內(nèi)執(zhí)行循環(huán)可大幅降低每次調(diào)整所需的時間。

　　FFT作為DSP中的一個基本函數(shù)，F(xiàn)FT適用于許多測試應(yīng)用。FPGA具有這個功能有助于測試頻域觸發(fā)、數(shù)據(jù)壓縮、基于頻率的閉環(huán)控制和影像處理等應(yīng)用。圖8顯示該示例如何使用LabVIEW FPGA實現(xiàn)FFT。

圖8：程式碼顯示了開放式FPGA上執(zhí)行FFT的位置。

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　　雖然本文提到的僅僅是FPGA幾個令人激動的數(shù)位訊號處理功能，但是FPGA上還具有許多其他功能適用于測試應(yīng)用中。許多開放式FPGA均具有這種處理功能，圖9顯示的是NI硬體通過LabVIEW FPGA可實現(xiàn)的一些處理類型。

圖9：FPGA上具有的數(shù)位訊號處理功能包括數(shù)學(xué)運算、濾波、叁角函數(shù)和視訊處理。

　　隨著開放式FPGA在整個測試量測產(chǎn)業(yè)日益普及，具有固定功能的儀器將會逐步被淘汰。相反地，儀器的功能將越來越多地由軟體來定義，這類似于「應(yīng)用程式」為行動設(shè)備產(chǎn)業(yè)帶來的變革。測試應(yīng)用程式將不再受限于測試廠商可開發(fā)何種軟體功能，而是受限于硬體和使用該儀器的工程師想像力。