㈡ 驅動芯片時序

　　CYT62726內部是16位移位寄存器，多顆CYT62726串行數(shù)據(jù)移位，每個時鐘周期CLK移送1位數(shù)據(jù)SDI，串行數(shù)據(jù)輸入驅動器開/關控制。施密特緩沖輸入。當其中數(shù)據(jù)“1”被寫入到SDI的開關控制移位寄存器/時CLK的上升沿。

　　灰度控制模塊仿真波形圖

　　CLK 串行數(shù)據(jù)移位時鐘。施密特緩沖輸入，所有的數(shù)據(jù)/關控制的轉變移位是由1位的最高位同步的CLK的上升沿，單路數(shù)據(jù)移位到SD在同一時間。 CLK的上升沿輸入獲準后，持續(xù)100ns的上升沿。

　　LE 邊沿觸發(fā)鎖存器。施密特緩沖輸入。當前對應移位寄存器中數(shù)據(jù)，在此上升沿數(shù)據(jù)被鎖存。

　　移位鎖存仿真波形圖

　　OE 所有輸出空白。施密特緩沖輸入。當OE是低電平時，所有恒流輸出(OUT0?15)被執(zhí)行。當OE= 1，所有恒流輸出控制的開關在數(shù)據(jù)控制數(shù)據(jù)/鎖存狀態(tài)。OE決定執(zhí)行數(shù)據(jù)長度時間。

　　這種時序傳輸方式是，沿用74HC595通用邏輯數(shù)據(jù)傳輸方式，在LED屏幕上已經(jīng)使用了十多年歷史，顯得古老而落伍。LED屏幕亟待新的數(shù)據(jù)傳輸格式，簡化的、高效的傳輸方式，從而減低設計復雜度，降低設計成本和提高屏幕可靠性。

　　數(shù)據(jù)和時鐘需要協(xié)調一致，可是在線路設計中，數(shù)據(jù)采用串行傳輸，而時鐘則是并行傳輸，勢必數(shù)據(jù)延時會造成輸出錯位。這是4線傳輸格式最大的缺點，數(shù)據(jù)和時鐘不能很好的同步，級聯(lián)性較差，控制器成本高。落伍的數(shù)據(jù)傳輸格式，控制器產生灰度等級，屏幕刷新率低，傳輸數(shù)據(jù)量大，是LED屏幕目前發(fā)展瓶頸。